pg电子官网：AI PCB设计、智能布局布线与EDA大模型

AI把整块板的元器件摆完以后，最容易让人满意的是飞线图：所有Ratsnest都短、都顺、没有交叉成团。真正开始检查时，你可能发现一颗大电流Buck被塞到了ADC参考电压电路旁边，因为算法看到它们有一条共同的地网络。从飞线总长度的角度这是最优解，从工程角度这是从第一步就做错。pg电子布局研究的第一个问题就是：Placement的目标函数到底应该是什么。

飞线最短只是Connectivity这一个维度。pg电子PCB设计把每一颗器件的位置决策拆成Connectivity、Signal Flow、Power、Thermal、Mechanical、Connector、Decoupling、Sensitive Circuit与Routing Congestion九个输入。Processor与Memory放得近是对的，因为它们之间是高速并行总线；高功率VRM贴着敏感模拟电路则是错的，因为开关噪声与热会同时进入模拟前端。同一个"靠近"，在两组器件上意义完全相反，单一目标函数分不出这种差异。

Decoupling Capacitor是最典型的例子。AI为了排列整齐把所有电容放成一排，视觉上很工整，但去耦电容的价值来自它到Power Pin的环路面积。距离一旦拉大，电感上升，高频去耦作用就消失了。数量全对、位置全错，等于没放。同样，Connector位置由结构与线缆决定，它是Locked Component，不是可优化变量；把它当自由变量移动，飞线会变短，产品会装不进壳体。

Routing Congestion是另一个在Placement阶段就该看的指标。布局看起来紧凑漂亮，某个区域的网络密度却远超可用布线通道，后面Routing只能靠加层或者绕远解决，Via数量随之爆炸。真正成熟的AI Placement在摆放时就估计每个区域的Routing需求，而不是把问题留给下一个阶段。

还有一类容易被忽略的输入是Signal Flow。一块板通常有一个天然的信号方向：输入接口进来，经过前端处理，进入主处理器，再从输出接口出去。按这个方向排布功能块，走线自然顺畅，回流路径自然干净；违背这个方向，信号就会在板上来回穿越，高速线与电源线交叉，模拟信号从数字区域中间穿过。飞线长度对这种"绕远"并不敏感，因为算法看到的只是点到点的距离，看不到信号必须经过的区域。pg电子AI在Placement阶段先识别Functional Block，把Power、MCU、Memory、RF、Analog、Sensor、Connector各自分区，再在分区之内优化位置，而不是把几百颗器件一起扔进一个目标函数里。分区规则需要工程师确认，因为哪些电路彼此敏感，只有懂这块板的人才知道。

文章完整正文给出Placement Decision Matrix：每颗器件依次经过Connectivity、Signal、Power、Thermal、Mechanical、Routing六个评估维度再得到Final Placement，并用一组示意器件说明为什么同一组约束对Processor、DDR、VRM、Connector、Analog Sensor与Decoupling的权重完全不同。

Autorouter报告100%布通，DRC没有红点，看起来可以出Gerber了。打开高速区域一看，一对DDR的DQS走线换了六次层，PCIe差分对在跨过一个电源平面分割处时参考平面直接断掉，一个时钟网络绕着BGA走了半圈只为避开一个本来可以移开的电阻。每条线都连上了，每条线都是错的。这是pg电子布线反复强调的一件事：Routing Completion不等于Engineering Quality。

pg电子PCB设计把布线质量拆成一个八层的Routing Quality Stack。最底层是Connectivity，也就是布通率，传统Autorouter停在这里。往上是Rule Legal：Width、Clearance、Via规则合法。再往上才是真正区分好坏的层次：Critical Net是否按优先级先规划，Signal Integrity是否被Crosstalk与Return Path破坏，Power Integrity是否因为走线切割了电源平面而恶化，Via Count与Layer Change是否失控，Manufacturing是否还能接受，最后才是Engineer Review。

Via是最容易被忽视的代价。每一个Via都是一段阻抗不连续，在高速网络上还带来Stub；每一次层切换都可能改变参考平面，Return Path随之改道。AI Routing如果只以布通为目标，Via会成为最廉价的逃生手段，结果就是Via Explosion。pg电子布线要求AI Routing对Critical Net设置Via上限，对普通Net统计Via总量，把它作为与布通率并列的第二个指标。

Net Priority同样关键。Power、Clock、High-speed Differential Pair、Memory Bus、Sensitive Analog应该先规划走廊，普通Low-speed GPIO最后填充。顺序反过来，低速线先占了最直的通道，高速线只能绕行、换层、加Via，然后所有SI问题都会在最后的仿真里一起出现。

Plane Cut是另一个布通率永远不会报告的问题。为了让一条线走通，AI在内层电源平面上开了一条缝，或者把一小段走线放在了平面层上。布通了，DRC也没有意见，因为规则里没有禁止这样做。但这条缝正好在一组高速线的下方，所有跨过它的信号都失去了连续的参考平面，Return Path被迫绕到最近的缝隙边缘，EMI辐射与Crosstalk随之上升；这块平面也从此多了一个细颈，PDN在这个方向上的阻抗变高。这种改动在整板视图上几乎看不见，只有逐层检查平面完整性才会发现。pg电子布线把"平面层不允许被信号走线切割"作为Hard Constraint写进Routing规则，而不是指望事后审查能把它找出来。

完整正文逐层讲解Routing Quality Stack，并给出一份AI Routing结果审查清单：先看Critical Net，再看Via与Layer Change，再看Plane Cut与Return Path，最后才看普通网络的整洁度。

Length Matching报告显示两条线长度差为零，AI在其中一条上加了几段蛇形线，工整得像教科书。把这对线放进SI仿真，眼图却明显闭合。原因不在长度，在几何：两条线在一段区域里间距忽远忽近，差分阻抗跟着漂移；蛇形线正好加在靠近接收端的位置，把本来对称的耦合破坏了；跨层的一对Via没有背钻，Stub在目标频率上形成谐振；更糟的是走线跨过了一条参考平面缝隙，Return Path被迫绕行。等长只是这七项里的一项。

pg电子高速设计用Differential Pair Health Map来审查每一对差分线：Width、Spacing、Length、Skew、Via、Reference Plane、Return Path七项共同决定Signal Quality。这七项里任何一项失守，等长都救不回来。Coupling是差分对的本质，两条线靠得足够近、足够稳定，共模噪声才能被抵消；间距一旦在不同区域变化，Pair就退化成两条各自为政的单端线。

Impedance在这里同样不是一个填进软件的数字。Controlled Impedance与Trace Width、Copper厚度、Dielectric材料与厚度、Reference Plane距离和整个Stackup有关。AI可以按Stackup计算目标线宽和间距，但如果Stackup在制造阶段被厂家调整，所有数字都要重算，这也是为什么pg电子PCB设计把Stackup放在Constraint之前。

Skew的要求也应该来自接口协议的Timing Budget，而不是"越小越好"。为了把Skew压到零而在敏感区域堆蛇形线，引入的Coupling变化可能比原本的Skew更伤。AI Length Tuning必须读取Constraint里的允许范围，并且知道蛇形线应该加在哪一段。

Via在差分对上的影响也常被低估。一对差分线换层时，两个Via本身要对称，旁边最好有回流地Via，穿过的每一层都要看它跨过了哪些平面。Via的Stub长度在高速率下会形成谐振点，落在信号频带内就会明显增加损耗；是否需要背钻、是否允许使用盲埋孔，取决于速率与制造能力，不是布线软件能替你决定的。所以pg电子高速设计建议把差分对的换层次数作为单独的约束项，能不换就不换，必须换就成对换，并在Constraint里说明每一次换层的参考平面情况。AI Routing能做到的是在这些规则之内寻找最好的路径，并把每一对差分线的Health Map七项状态列出来供工程师审查，而不是在报告里只写一行"长度匹配通过"。

完整正文用一张示意板走过一对差分线从BGA到Connector的全程，逐段标出Health Map七项的状态，说明为什么AI应该把"这对线合格吗"而不是"这对线等长吗"作为验收问题。

设计末期跑Crosstalk仿真，一个DDR数据网络被邻近的另一条线严重耦合。第一反应是改布线：拉开间距、换层、加地线隔离。改完再跑，情况好一点，但另一条线又超标了，因为这个区域根本没有足够的空间让所有网络都保持3W间距。回头看Placement才明白：两颗器件放得太近，中间只剩一条窄走廊，几十条高速线被迫挤在一起平行走很长距离。Aggressor与Victim的平行长度不是布线决定的，是布局决定的。

这就是pg电子高速设计强调的SI Feedback Loop：Placement → Routing → SI Simulation → Risk → Placement / Constraint Update → Re-route → Validation。Signal Integrity不是布线结束以后才做的一次体检，它应该反过来影响Placement和Routing决策。在2026年的EDA趋势里，In-design Analysis正是这个方向：把Crosstalk、Impedance、Return Path检查提前到布局与布线过程中，而不是留到最后。

Return Path是另一个常在布局阶段就被决定的问题。高速信号不仅要看Signal Trace，还要看电流从哪里回来。如果两颗器件之间的走廊恰好跨过一个Reference Plane Gap，比如电源平面的分割线，所有经过的高速线都会出现Return Path Break，随之而来的是SI恶化与EMI辐射。这不是任何一条线的错，是走廊选错了。

AI在这个环里的价值是加速反馈：自动识别高风险的平行段、估计Coupling、在布局阶段就标出可能拥塞的走廊，并把仿真发现的风险翻译成对Placement和Constraint的具体修改建议。但它不能一句"AI保证无信号完整性问题"，正式的SI Signoff仍然依赖可靠的Solver和正确的模型输入。

把这个环真正跑起来，需要三个条件。第一，Constraint要能表达布局层面的要求：哪两组器件之间必须留出多宽的走廊，哪些高速网络不允许与哪些网络在同一走廊里平行超过多长。第二，仿真发现的风险要能被翻译回布局语言，而不是停留在"某某网络串扰超标"这一句话；AI在这一步的价值是把Victim、Aggressor、平行段位置与所在层对应到具体的器件与走廊上。第三，Re-route之后必须重新验证，因为拉开一组器件会改变另一组的距离，修好了一处可能带出另一处。这三个条件任何一个不满足，SI Feedback Loop就会退化成"末期发现、末期打补丁"的老流程。pg电子高速设计的全部内容，都围绕怎样让这个环在AI辅助下真正闭合。

核心电压走线加到了规则允许的最宽，铜厚也加了，静态测量电压完全正常。跑一段高负载代码，处理器偶发复位。用示波器抓瞬态，会看到负载阶跃的瞬间电压跌了一下，跌过了下限。线宽解决的是直流压降与载流能力，它对这种几十纳秒级的Transient几乎没有帮助。Power Integrity关心的不是铜线横截面积，而是整个供电网络在动态负载下能否把稳定电压维持在芯片脚上。

pg电子高速设计用PDN Path来描述这个网络：VRM → Plane → Via → Decoupling → Package → IC Load → Transient Response。每一段都有自己的阻抗与响应频段。VRM与Bulk电容负责低频，平面电容与Via路径负责中频，靠近Pin的小去耦电容负责高频。芯片瞬间需要的电流，最先来自离它最近的电容；如果那颗电容被AI为了整齐挪远了，或者从电容到Pin之间只有一个细长的Via路径，高频段的阻抗就会超过目标值，电压跌落随之而来。

Plane同样不是"面积够大就行"。一块看起来很大的电源平面，如果被走线切割出一条细颈，或者被一排Via打成筛子，电流真正能流过的通道可能非常窄；不同电容之间还会在某些频率形成Anti-resonance，PDN阻抗在那个频点反而升高。这些都无法从线宽或者平面面积看出来，必须做PI分析。

2026年已经出现AI辅助的Power Plane生成方向，AI也可以帮助识别PDN瓶颈、推荐去耦位置与容值组合、自动设置PI分析。但pg电子PCB设计始终强调：AI生成电源平面以后仍然需要检查，正式的PI Signoff仍然依赖Solver与正确的负载模型，而不是一句"平面已经生成"。

Current Path是这条链上最容易在布局阶段被破坏的一环。电流从VRM流向处理器时会选择阻抗最低的路径，如果这条路径上恰好有一排信号Via、一条走线切割、或者一个为了放某颗器件而挖掉的平面区域，电流就会被迫绕行，绕行的路径既增加压降也增加环路电感。AI Placement如果不读取Power Constraint，很容易把VRM放在飞线最短的位置而不是电流路径最短的位置，两者并不一样。pg电子布局要求把大电流路径当作与高速走廊同等级的布局输入：VRM到负载之间的平面必须连续，去耦电容必须落在电流路径上而不是路径之外，电源Via的数量要按电流而不是按空间决定。这些要求写成Constraint之后，AI才有可能在Placement阶段就做对。

完整正文沿PDN Path逐段说明每一环的失效模式：VRM响应带宽、Plane Cut与Neck、Via数量与位置、去耦电容距离与容值组合、Package寄生参数，以及怎样把这些变成AI Placement与Routing必须遵守的Power Constraint。

0个DRC错误看起来像设计完成的终点。工厂退回Gerber的时候，你才会发现DRC和可制造性根本不是一回事。退回原因可能是：某些Via的Annular Ring在规则里合法，但对这家厂的钻孔偏差余量不够；内层铜分布严重不均衡，压合后板子会翘；一批细小的阻焊桥低于这家厂的最小Solder Mask Sliver；或者两颗高个元器件之间的间距让贴片机吸嘴无法下去。每一条都不是DRC的责任，因为DRC验证的是"设计是否满足当前规则集"，而规则集并不知道你要把板子交给哪家工厂。

pg电子PCB质检用Design-to-Manufacturing Gate把放行过程拆成六道闸：PCB Design → DRC → DFM → Assembly Check → Manufacturer Capability → Fabrication Review → Release。DRC是第一道闸，DFM是第二道，两者规则来源不同。DRC规则来自设计团队对电气与几何的要求，DFM规则来自具体制造商的工艺能力与良率经验。同一块板，不同厂家的DFM结论可能不同。

DFM之后还有DFA。板能做出来不代表能装起来：元器件间距、极性方向、可贴装性、返修可达性，这些属于Design for Assembly。一颗被AI为了省空间紧贴在大电感旁边的小封装电容，制造上没问题，贴装和返修上可能都是问题。

AI在这几道闸里的作用是解释与推荐，不是替代。它可以把一条DFM Violation翻译成设计语言、指出可能的修改方向、按严重程度排序；但它不能替代DRC Engine的确定性检查，也不能替Board House决定它的工艺极限。规则允许而制造商认为良率风险高的地方，最终要由工程师与制造商沟通决定。

Hard Constraint与Soft Constraint的区分在这里同样重要。制造商的最小线宽、最小孔径、最小Annular Ring是Hard Constraint，违反就不能投产；"尽量避免细长的铜箔颈"、"优先使用较大的阻焊开窗"则是Soft Constraint，可以在其他目标之间Trade-off。AI做DFM修复时必须知道这个区别：不能为了消除一条Soft Violation去破坏差分对间距，也不能把一条Hard Violation当作"建议"忽略。更实际的做法是在设计开始之前，就把目标制造商的Capability导入成规则集，让DRC与DFM尽量在同一套规则下运行，减少"设计合法、制造不行"的落差。这也是为什么pg电子PCB质检把Manufacturer Capability当作设计输入，而不是投产前的最后一道检查。

过去一个工程师一周只来得及认真做一版布局，所以从来不存在"选哪个"的问题。当AI可以在约束之内一次给出二十个都合法的候选方案（20只是示意数字），问题变了：方案A板面积最小，方案B Via最少，方案C热分布最好，方案D高速信号走廊最干净，方案E制造成本最低。没有一个方案在所有维度都赢。这是Design Space Exploration带来的新工作，也是pg电子PCB设计认为AI最有价值的地方之一：把原本来不及探索的设计空间真正摆到工程师面前。

PCB优化天然是Multi-objective的。Wirelength降低往往伴随Via上升；Layer Count减少会推高Routing Congestion；Thermal改善可能需要更大的Board Area；HDI Microvia让BGA Fanout变容易，成本却明显上升。AI如果被要求给出"最优解"，它只能按某个隐含权重把这些目标合成一个数字，而那个权重很可能不是你的产品需要的。

pg电子PCB设计用Design Trade-off Radar来处理这件事：把Wirelength、Via、SI、PI、Thermal、Cost、Manufacturing七个维度画成雷达图，每个候选方案是一条轮廓线，工程师根据产品优先级给权重。一块消费电子板可能把Cost与Board Area放在最前，一块高速计算板把SI与PDN放在最前，一块工业控制板把EMI与Reliability放在最前。权重由工程师给，排序由AI算，决定由工程师做。

选择过程本身也应该留下记录。为什么放弃了Via最少的方案B？因为它的热点集中在结构无法散热的角落。这类Trade-off理由是设计意图的一部分，也是后续Review与迭代的依据。

方案比较还有一个前提：每一个候选都必须是合法的。所谓合法，是指它已经满足全部Hard Constraint：Locked Component没有被移动，Keepout区域没有被占用，制造商的最小线宽与孔径没有被突破，Clearance没有被违反。不满足这些的方案根本不应该出现在雷达图上，否则工程师会在一堆看起来漂亮但无法投产的选项里浪费时间。所以Design Space Exploration的第一步不是生成，而是过滤：AI先在Hard Constraint之内搜索，再在Soft Constraint之间做Trade-off，最后把合法候选连同每一项指标一起交给工程师。二十个方案里可能只有六个真正值得比较，把这六个找出来、把差异讲清楚，才是AI在这一步该做的事。

Agent从导入原理图开始一路跑到底：生成约束、布局、布线、跑SI/PI、修完所有DRC、导出制造文件，中间没人看过一眼。这条流水线在演示里很好看，在真实产品上很危险。不是因为每一步都会出错，而是因为一旦第一步的Constraint理解错了，后面每一步都会以极高的效率把错误做得更精致。Agentic EDA是2026年最明确的方向之一，pg电子大模型也沿这个方向建设，但成熟的Agentic PCB Workflow必须有故意设置的Checkpoint。

pg电子AI推荐的Agentic PCB Workflow是：Specification → AI Planning → Constraint → Human Check → Placement → Routing → Analysis → Human Check → DRC / DFM → Final Release。第一个Checkpoint放在Constraint之后，因为规则和设计意图是所有后续自动化的前提；第二个放在Analysis之后，因为SI/PI/Thermal的风险取舍是产品决策，不是算法决策；最后的Release永远需要人签核。

Checkpoint的设计还需要区分"确认"和"重新规划"。工程师在第二个Checkpoint拒绝了某个结果，Agent应该回到Placement或Constraint重新来，而不是在当前布线上打补丁。工程师在第一个Checkpoint发现Constraint的来源不明，Agent应该回到Data Sheet与Design Guide去核对，而不是凭模型记忆补一个数字。

Copilot与Agent的区别也在这里。PCB Copilot回答规则问题、解释Violation、生成脚本、整理Constraint，每一步都由人触发；Agent把这些步骤自己串起来。串得越长，责任边界越需要清晰：哪些改动Agent可以直接做，哪些必须等审批，哪些只能给建议。

Checkpoint还有一个经常被忽略的功能：留下决策记录。工程师在第一个Checkpoint确认了哪些Constraint、修改了哪些、为什么修改；在第二个Checkpoint接受了哪些风险、拒绝了哪些方案、依据是什么。这些记录是设计意图的一部分，也是后续迭代、Review与追责的依据。一个从头跑到尾的全自动流程不会产生这些记录，出了问题只能从头复盘。pg电子大模型在产品规划上把每一个Checkpoint都设计成带上下文的审批界面：Agent说明它做了什么、依据哪条规则、有哪些不确定，工程师的每一个决定都被保存下来。自动化的价值在于把重复工作交给机器，责任边界的价值在于让每一个关键决定都能找到做决定的人。